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| 專利名稱(中) | 減少硬體緩衝器之低密度奇偶檢查碼階層式解碼架構 |
| 專利名稱(英) | LAYERED DECODING ARCHITECTURE WITH REDUCED NUMBER OF HARDWARE BUFFERS FOR LDPC CODES |
| 專利家族 |
中華民國：I533620 大陸：3080439 美國：9,048,872 |
| 專利權人 | 國立清華大學 100.00% |
| 發明人 | 周學志,胡鈞凱,翁詠祿 |
| 技術領域 | 通信傳輸,資訊工程,電子電機 |
 專利摘要(中) |
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| 一種減少硬體緩衝器之低密度奇偶檢查碼(Low-Density Parity-Check codes,LDPC codes)階層式解碼架構，係儲存變數至檢查節點訊息之方式來做解碼，在檢查節點開始一個新之階層時會先取得變數至檢查節點訊息(Q)加上上一個階層所得之檢查至變數節點訊息(R)而得上個階層所更新之後驗概率(APP)；接著，再以此後驗概率(APP)減去此階層上一次疊代所得之檢查至變數節點訊息(R)可得到變數至檢查節點訊息(Q)；此後，將此變數至檢查節點訊息存回記憶體並代入檢查節點等式可得檢查至變數節點訊息，最後將此階層所得之檢查至變數節點訊息存回記憶體，即完成一個階層之檢查節點更新以及與之相連之變數節點更新。藉此，可較傳統技術達到更佳之硬體使用率與較少之緩衝暫存器使用，最終達成較小之硬體面積，且收斂速度不變慢。 |
 聯絡資訊 |
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| 承辦人姓名 | 李曉琪 |
| 承辦人電話 | 03-5715131 #31061 |
| 承辦人Email | hsiaochi@mx.nthu.edu.tw |
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