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| 專利名稱(中) | 减少硬件缓冲器的低密度奇偶检查码阶层式译码架构 |
| 專利名稱(英) | LAYERED DECODING ARCHITECTURE WITH REDUCED NUMBER OF HARDWARE BUFFERS FOR LDPC CODES |
| 專利家族 |
中華民國：I533620 大陸：3080439 美國：9,048,872 |
| 專利權人 | 國立清華大學 100.00% |
| 發明人 | 胡鈞凱,周學志,翁詠祿 |
| 技術領域 | 通信傳輸,資訊工程,電子電機 |
 專利摘要(中) |
|---|
| 一种减少硬件缓冲器的低密度奇偶检查码阶层式解码架构，其以储存变数至检查节点讯息的方式来做译码，在检查节点开始一个新的阶层时会先取得变数至检查节点讯息Q加上上一个阶层所得的检查至变数节点讯息R而得上个阶层所更新的后验概率APP；接着，再以此后验概率APP减去此阶层上一次迭代所得的检查至变数节点讯息R可得到变数至检查节点讯息Q；此后，将此变数至检查节点讯息存回内存并代入检查节点等式可得检查至变数节点讯息，最后将此阶层所得的检查至变数节点讯息存回内存，即完成一个阶层的检查节点更新以及与的相连的变数节点更新。藉此，可较传统技术达到更佳的硬件使用率与较少的缓冲缓存器使用，最终达成较小的硬件面积，且收敛速度不变慢。 |
 聯絡資訊 |
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| 承辦人姓名 | 李曉琪 |
| 承辦人電話 | 03-5715131 #31061 |
| 承辦人Email | hsiaochi@mx.nthu.edu.tw |
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